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    • 专利摘要:
    一種半導體記憶體裝置包含：複數個位址輸入區塊，其經組態以分別接收與叢發排序相關之複數個位址；及一控制電路，其經組態以在一寫入操作模式期間回應於一叢發長度資訊而選擇性地停用該等位址輸入區塊之全部或一部分。
    公开号:TW201316337A
    申请号:TW101102001
    申请日:2012-01-18
    公开日:2013-04-16
    发明作者:Choung-Ki Song
    申请人:Hynix Semiconductor Inc；
    IPC主号:G11C7-00
    专利说明:
    半導體記憶體裝置及其驅動方法
    本發明之例示性實施例係關於一種半導體設計技術，且更特定而言係關於一種半導體記憶體裝置及一種用於驅動該半導體記憶體裝置之方法。
    本申請案主張於2011年10月4日提出申請之第10-2011-0100850號韓國專利申請案之優先權，該專利申請案之全文以引用的方式併入本文中。
    大體而言，一半導體記憶體裝置(諸如，一動態隨機存取記憶體(DRAM)裝置)包含用於將一外部輸入信號(例如，一電晶體-電晶體邏輯(TTL)位準之一信號)變換成該半導體記憶體裝置之一內部信號(例如，一CMOS位準之一信號)之一緩衝器。該緩衝器包含用於緩衝一外部命令及輸出一內部命令之一命令緩衝器以及用於緩衝一外部位址及輸出一內部位址之一位址緩衝器。
    圖1係圖解說明一習用半導體記憶體裝置之一方塊圖。
    參考圖1，習用半導體記憶體裝置包含用於緩衝自外側輸入之複數個位址A<18:0>及輸出複數個內部位址PA<18:0>之複數個位址緩衝器BUF1及BUF2，以及用於緩衝一外部命令CMDB及輸出一內部命令PCMD之一命令緩衝器BUF3。此處，出於說明目的而圖解說明兩個位址緩衝器BUF1及BUF2，但位址緩衝器BUF1及BUF2係對應於位址A<18:0>一對一地提供。
    同時，無論一讀取/寫入操作模式，位址緩衝器BUF1及BUF2以及命令緩衝器BUF3皆回應於一啟用信號BUFEN而維持一啟用狀態。
    此處，習用半導體記憶體裝置具有上文所闡述之結構，該結構具有以下特徵。
    圖2展示闡述根據一讀取/寫入操作模式之叢發排序規範(Burst Ordering Specification)之一表格。
    參考圖2，在一讀取操作模式期間，無論一叢發長度如何，接收並使用第零、第一及第二位址A<0:2>以執行一叢發排序控制。另一方面，在一寫入操作模式期間，當一叢發長度係4時，接收並使用第零、第一及第二位址A<0:2>當中之第二位址A<2>。
    圖3展示處於一寫入操作模式中之一習用半導體記憶體裝置之一時序圖。
    參考圖3，可看出在輸入一寫入命令WT且經過一CAS寫入延時(CWL)之後，透過一資料墊DQ輸入一資料。此處，由於啟用信號BUFEN以一邏輯高位準連續地維持啟用狀態，因此所有位址緩衝器BUF1及BUF2維持啟用狀態。
    因此，習用半導體記憶體裝置造成過度電力消耗，乃因始終啟用用於接收一特定位址A<0:1>或A<0:2>之位址緩衝器BUF1或BUF2，但在一寫入操作模式期間，習用半導體記憶體裝置並不使用該特定位址A<0:1>或A<0:2>。
    本發明之一實施例係關於一種半導體記憶體裝置(其中在一寫入操作模式期間停用並不使用之一緩衝器)及一種用於驅動該半導體記憶體裝置之方法。
    本發明之另一實施例係關於一種半導體記憶體裝置(其中在一寫入操作模式期間根據一叢發長度停用並不使用之一緩衝器)及一種用於驅動該半導體記憶體裝置之方法。
    根據本發明之一實施例，一種半導體記憶體裝置包含：複數個位址輸入區塊，其經組態以分別接收與叢發排序相關之複數個位址；及一控制電路，其經組態以在一寫入操作模式期間回應於一叢發長度資訊而選擇性地停用該等位址輸入區塊之全部或一部分。
    根據本發明之另一實施例，一種半導體積體電路包含：至少一個第一位址輸入區塊，其經組態以接收與叢發排序相關之複數個位址之一部分且將在一寫入操作模式中回應於一第一啟用信號而選擇性地啟用；至少一個第二位址輸入區塊，其經組態以接收與叢發排序相關之該等位址之另一部分且將在該寫入操作模式中回應於一第二啟用信號而選擇性地停用；至少一個第三位址輸入區塊，其經組態以接收除與叢發排序相關之該等位址之外的位址且將在該寫入操作模式中回應於一第三啟用信號而連續地啟用；一控制信號產生器，其經組態以產生在一第一週期中回應於一叢發長度資訊、CAS寫入延時資訊、一寫入命令及一時脈而啟用之一控制信號；及一啟用信號產生器，其經組態以回應於該控制信號、該第三啟用信號、該叢發長度資訊及一作用信號(其係當所有記憶體庫皆處於一作用狀態中時啟用之一信號)而產生一第一啟用信號及一第二啟用信號。
    根據本發明之又一實施例，提供一種用於驅動一半導體記憶體裝置的方法，該半導體記憶體裝置包含在一讀取操作模式中根據一第一啟用信號及一第二啟用信號連續地啟用之至少一個第一位址輸入區塊及至少一個第二位址輸入區塊，該方法包含：當所有記憶體庫皆處於一啟用狀態且自外側輸入一寫入命令時，回應於一叢發長度資訊而將該第一啟用信號維持於一啟用狀態中或將該第一啟用信號自一啟用狀態轉變為一停用狀態，且回應於該叢發長度資訊而將該第二啟用信號自一啟用狀態轉變為一停用狀態；及當完成對應於該叢發長度資訊之一資料自外側之一輸入時，將該第一啟用信號維持於一啟用狀態中或將該第一啟用信號自一停用狀態轉變為一啟用狀態，且將該第二啟用信號自一停用狀態轉變為一啟用狀態。
    下文將參考附圖更詳細地闡述本發明之例示性實施例。然而，本發明可以不同形式來體現且不應解釋為限於本文中所陳述之實施例。而是，提供此等實施例以使得對熟習此項技術者而言，本揭示內容將係透徹的及完整的，且將全面涵蓋本發明之範疇。在整個揭示內容中，貫穿本發明之各圖及實施例相似元件符號指代相似部件。
    在本發明之一實施例中，出於說明目的而假定一叢發長度係4或8。
    圖4係圖解說明根據本發明之一實施例之一半導體記憶體裝置之一方塊圖。
    參考圖4，半導體記憶體裝置包含一第一位址緩衝器BUF11、一第二位址緩衝器BUF12、一第三位址緩衝器BUF13、一命令緩衝器BUF14、一時脈緩衝器BUF15、一鎖存器100、一命令解碼器200及一控制電路300。
    第一位址緩衝器BUF11接收與叢發排序相關之複數個位址A<2:0>當中之一第二位址A<2>且係在一寫入操作模式期間根據一第一啟用信號ABL8EN而選擇性地啟用。第二位址緩衝器BUF12接收與叢發排序相關之位址A<2:0>當中之第零及第一位址A<1:0>且係在一寫入操作模式期間根據一第二啟用信號ABL4EN而選擇性地停用。第三位址緩衝器BUF13接收除與叢發排序相關之位址A<2:0>之外的位址A<18:>且係根據一第三啟用信號BUFEN而連續地啟用。命令緩衝器BUF14接收一外部命令CMDB。時脈緩衝器BUF15藉由緩衝外部時脈CK及CKB而產生一內部時脈ICLK。鎖存器100鎖存透過命令緩衝器BUF14緩衝之一外部命令PCMD。命令解碼器200藉由解碼鎖存至鎖存器100之一外部命令LCMD而產生一寫入命令CASWT。控制電路300回應於以下各項而產生第一啟用信號ABL8EN及第二啟用信號ABL4EN：寫入命令CASWT；一作用信號BKALL_ACT；一叢發長度資訊BL8；CAS寫入延時資訊CWL7、CWL8、CWL9及CWL10以及第三啟用信號BUFEN。此處，出於說明目的，該實施例展示一個第二位址緩衝器BUF12及一個第三位址緩衝器BUF13，但緩衝器之數目可等於位址A<1:0>及A<18:3>之數目以一對一地分別對應於位址A<1:0>及A<18:3>，恰如第一位址緩衝器BUF11所進行。
    此處，當以所有記憶體庫皆處於一啟用狀態中之一狀態施加寫入命令CASWT時，亦即當一作用信號BKALL_ACT處於一啟用狀態中時，控制電路300基於叢發長度資訊BL8而選擇性地停用與叢發排序相關之位址緩衝器BUF11及BUF12之全部或一部分。控制電路300包含一控制信號產生器310及一啟用信號產生器320。控制信號產生器310產生在某一週期期間啟用之一控制信號DISB0，該週期介於自輸入外部命令CMDB時的一時刻至回應於以下各項而終止對應於叢發長度資訊BL8之一資料(未展示)之輸入時的一時刻之範圍內：叢發長度資訊BL8；CAS寫入延時資訊CWL7、CWL8、CWL9及CWL10；寫入命令CASWT及內部時脈ICLK。啟用信號產生器320產生其啟用週期回應於控制信號DISB0、第三啟用信號BUFEN、叢發長度資訊BL8及作用信號BKALL_ACT而不同地受到限制之第一啟用信號ABL8EN及第二啟用信號ABL4EN，且將該第一啟用信號及該第二啟用信號提供至第一位址緩衝器BUF11及第二位址緩衝器BUF12。
    同時，圖5係圖解說明圖4中所示之控制信號產生器310之一方塊圖，且圖6係圖解說明圖4中所示之一啟用信號產生器320之一方塊圖。
    參考圖5，控制信號產生器310包含一第一移位單元312、一第二移位單元314及一第一邏輯運算單元316。第一移位單元312將寫入命令CASWT順序地移位等於基於CAS寫入延時資訊CWL7、CWL8、CWL9及CWL10而控制之一第一移位數目之次數。第二移位單元314將經移位寫入命令順序地移位等於基於叢發長度資訊BL8而控制之一第二移位數目之額外次數。第一邏輯運算單元316藉由對寫入命令CASWT及在第一及第二移位單元中順序地移位之複數個寫入命令CASWT L-90至L30執行一邏輯運算而產生控制信號DISB0。
    此處，第一移位單元312包含四個多工器MUX1、MUX2、MUX3及MUX4以及三個D正反器F/F1至F/F3。四個多工器MUX1、MUX2、MUX3及MUX4基於CAS寫入延時資訊CWL7、CWL8、CWL9及CWL10而選擇並輸出一寫入命令CASWT。三個D正反器F/F1至F/F3經提供以分別對應於四個多工器MUX1、MUX2、MUX3及MUX4，且移位前部中之多工器MUX1、MUX2及MUX3之輸出並傳送該等經移位輸出作為接下來之多工器MUX2、MUX3及MUX4之輸入。同時，安置於第一至第四多工器MUX1、MUX2、MUX3及MUX4之最前部中之第一多工器MUX1採取一接地電壓VSS作為其輸入。第一移位單元312基於CAS寫入延時資訊CWL7、CWL8、CWL9及CWL10透過第一至第四多工器MUX1、MUX2、MUX3及MUX4當中之任一者輸出一寫入命令CASWT，且透過最後部中之第四多工器MUX4輸出首先經移位寫入命令。
    第二移位單元314包含一D正反器鏈F/F4至F/F13及跳過單元MUX5及MUX6。D正反器鏈F/F4至F/F13藉由第二地移位自第四多工器MUX4輸出之寫入命令而輸出複數個寫入命令CASLWT L-60至L30。跳過單元MUX5及MUX6基於叢發長度資訊BL8而跳過D正反器鏈F/F4至F/F13之一部分。此處，構成D正反器鏈F/F4至F/F13之D正反器之數目對應於最大叢發長度之數目「8」。跳過單元MUX5及MUX6跳過對應於叢發長度之差之數目個D正反器。由於在本發明之此實施例中，叢發長度支援「8」及「4」，因此實現跳過單元MUX5及MUX6以跳過兩個D正反器F/F10及F/F11，乃因「2」對應於叢發長度「4」之差。跳過單元MUX5及MUX6包含：一第五多工器MUX5，其基於叢發長度資訊BL8而選擇包含於D正反器鏈F/F4至F/F13中之某一D正反器F/F9之輸出L00之間的任一者並輸出所選擇輸出作為下一D正反器F/F10之一輸入；及一第六多工器MUX6，其基於叢發長度資訊BL8而選擇某一D正反器F/F9之輸出L00與落後該某一D正反器F/F9兩個D正反器安置之一D正反器F/F11之輸出L20之間的任一者並輸出所選擇輸出作為下一D正反器F/F12之一輸入。
    並且，第一邏輯運算單元316對寫入命令CASWT、經移位寫入命令CASLWT及L-90至L30執行一OR運算，轉換運算結果並輸出控制信號DISB0。
    參考圖6，啟用信號產生器320包含一第二邏輯運算單元322、一第三邏輯運算單元324及一第四邏輯運算單元326。第二邏輯運算單元322對第三啟用信號BUFEN及作用信號BKALL_ACT執行一邏輯運算。第三邏輯運算單元324對第二邏輯運算單元322之一輸出信號、控制信號DISB0及叢發長度資訊BL8執行一邏輯運算並輸出第一啟用信號ABL8EN。第四邏輯運算單元326對第二邏輯運算單元322之一輸出信號及控制信號DISB0執行一邏輯運算並輸出第二啟用信號ABL4EN。
    此處，第二邏輯運算單元322包含用於對第三啟用信號BUFEN及作用信號BKALL_ACT執行一NAND運算之一第一NAND閘極NAND1。
    第三邏輯運算單元324包含用於使控制信號DISB0反相之一第一反相器INV1及用於對第一反相器INV1之一輸出信號及第二邏輯運算單元322之一輸出信號執行一NOR運算之一第一NOR閘極NOR1。
    並且，第四邏輯運算單元326包含用於對控制信號DISB0及叢發長度資訊BL8執行一NAND運算之一第二NAND閘極NAND2及用於對第二NAND閘極NAND2之一輸出信號及第二邏輯運算單元322之一輸出信號執行一NOR運算之一第二NOR閘極NOR2。
    下文中，參考圖7及圖8闡述一種根據本發明之一實施例用於驅動具有上文所闡述之結構之一半導體記憶體裝置之方法。
    圖7係闡述根據本發明之一實施例以一寫入操作模式及一BL8模式(其中叢發長度係8之一情況)操作之一半導體記憶體裝置的一時序圖。圖7係闡述根據本發明之一實施例以一寫入操作模式及一BL4模式(其中叢發長度係4之一情況)操作之一半導體記憶體裝置的一時序圖。
    在本發明之此實施例中，假定CAS寫入延時資訊係「9」。此處，CAS寫入延時資訊「9」意指在輸入一寫入命令且經過一時脈之9個循環(9tCK)之後開始透過資料墊DQ輸入資料。
    本文中首先闡述BL8模式之一情況。
    參考圖7，當啟用作用信號BKALL_ACT至一邏輯高位準(所有記憶體庫皆處於一啟用狀態中)且施加外部命令CMDB時，將所接收外部命令CMDB與內部時脈ICLK同步地鎖存至鎖存器100且由命令解碼器200將經鎖存外部命令LCMD解碼成一寫入命令CASWT。
    接著，控制信號產生器310回應於寫入命令CASWT、CAS寫入延時資訊CWL9及叢發長度資訊BL8而產生控制信號DISB0。本文中更詳細地闡述產生控制信號DISB0之處理程序。第一移位單元312接收基於CAS寫入延時資訊CWL9透過第二多工器MUX2輸出之寫入命令CASWT並輸出首先透過兩個D正反器F/F2及F/F3移位之複數個寫入命令L-80及L-70。第二移位單元314基於一邏輯高位準之叢發長度資訊BL8透過D正反器F/F4至F/F13(不具有一跳過)將對應寫入命令L-60順序地移位並輸出第二地移位之複數個寫入命令CASLWT L-60至L30。因此，第一邏輯運算單元316藉由對透過第一移位單元312及第二移位單元314以及寫入命令CASWT輸出之複數個經移位寫入命令CASLWT L-90至L-30執行一NOR運算而產生控制信號DISB0。在自輸入外部命令CMDB時的一時刻至完成具有一叢發長度「8」之一資料之輸入時的一時刻之一週期中啟用所產生之控制信號DISB0。簡言之，控制信號DISB0之啟用週期係界定為對應於一CAS寫入延時「9」之一週期(9tCK)及對應於一叢發長度「8」之一週期(4tCK)之一總和。
    同時，啟用信號產生器320產生在其中基於一邏輯高位準之叢發長度資訊BL8而啟用控制信號DISB0之週期中停用之第一啟用信號ABL8EN及第二啟用信號ABL4EN。
    因此，在其中回應於第一啟用信號ABL8EN及第二啟用信號ABL4EN而啟用控制信號DISB0之週期中停用第一位址緩衝器BUF11及第二位址緩衝器BUF12。此處，由於在寫入操作模式及BL8模式中，對叢發排序之控制並不涉及第零至第二位址A<2:0>，因此停用用於緩衝第零至第二位址A<2:0>之第一位址緩衝器BUF11及第二位址緩衝器BUF12。
    下文中，闡述BL4模式之一情況。
    參考圖8，當啟用作用信號BKALL_ACT至一邏輯高位準(所有記憶體庫皆處於一啟用狀態中)且施加外部命令CMDB時，將所接收外部命令CMDB與內部時脈ICLK同步地鎖存至鎖存器100且由命令解碼器200將經鎖存外部命令LCMD解碼成一外部命令CMDB。
    接著，控制信號產生器310回應於外部命令CMDB、CAS寫入延時資訊CWL9及叢發長度資訊BL8而產生控制信號DISB0。本文中更詳細地闡述產生控制信號DISB0之處理程序。第一移位單元312接收基於CAS寫入延時資訊CWL9透過第二多工器MUX2輸出之外部命令CMDB並輸出首先透過兩個D正反器F/F2及F/F3移位之複數個寫入命令L-80及L-70。第二移位單元314基於一邏輯低位準之叢發長度資訊BL8透過D正反器鏈F/F4至F/F9、F/F12及F/F13(跳過該D正反器鏈之部分D正反器F/F10及F/F11)將對應寫入命令L-60順序地移位並輸出第二地移位之複數個寫入命令CASLWT L-60至L00及L30。因此，第一邏輯運算單元316藉由對寫入命令CASWT及自第一移位單元312及第二移位單元314輸出之輸出信號CASLWT L-90至L-30執行一NOR運算而產生控制信號DISB0。在自輸入外部命令CMDB時的一時刻至完成具有一叢發長度「4」之一資料之輸入時的一時刻之一週期中啟用所產生之控制信號DISB0。簡言之，控制信號DISB0之啟用週期係界定為對應於一CAS寫入延時「9」之一週期(9tCK)與對應於一叢發長度「4」之一週期(2tCK)之一總和。
    同時，啟用信號產生器320產生基於一邏輯低位準之叢發長度資訊BL8而維持啟用狀態之第一啟用信號ABL8EN及在其中啟用控制信號DISB0之週期中停用之第二啟用信號ABL4EN。
    因此，第一位址緩衝器BUF11回應於第一啟用信號ABL8EN而維持其啟用狀態，且在其中回應於第二啟用信號ABL4EN而啟用控制信號DISB0之週期中停用第二位址緩衝器BUF12。此處，由於在寫入操作模式及BL4模式中，第零至第一位址A<1:0>並不涉及對叢發排序之控制(第二位址A<2>除外)，因此停用用於緩衝第零及第一位址A<1:0>之第二位址緩衝器BUF12(用於緩衝第二位址A<2>之第一位址緩衝器BUF11除外)。
    根據本發明之一實施例，在一寫入操作模式期間停用並不使用之緩衝器以節約電力消耗。此外，由於在一寫入操作模式期間根據一叢發長度選擇性地停用並不使用之緩衝器，因此可最小化電力消耗。
    雖然已結合特定實施例闡述了本發明，但熟習此項技術者將明瞭，可在不背離如以下申請專利範圍所界定之本發明之精神及範疇之情況下做出各種改變及修改。
    100．．．鎖存器
    200．．．命令解碼器
    300．．．控制電路
    310．．．控制信號產生器
    312．．．第一移位單元
    314．．．第二移位單元
    316．．．第一邏輯運算單元
    320．．．啟用信號產生器
    322．．．第二邏輯運算單元
    324．．．第三邏輯運算單元
    326．．．第四邏輯運算單元
    ABL8EN．．．第一啟用信號
    ABL4EN．．．第二啟用信號
    BL8．．．叢發長度資訊
    BKALL_ACT．．．作用信號
    BUFEN．．．第三啟用信號
    BUF1．．．位址緩衝器
    BUF2．．．位址緩衝器
    BUF3．．．命令緩衝器
    BUF11．．．第一位址緩衝器
    BUF12．．．第二位址緩衝器
    BUF13．．．第三位址緩衝器
    BUF14．．．命令緩衝器
    BUF15．．．時脈緩衝器
    CASWT．．．寫入命令
    CASLWT．．．寫入命令
    CK．．．外部時脈
    CKB．．．外部時脈
    CMDB．．．外部命令
    CWL．．．CAS寫入延時
    CWL7．．．CAS寫入延時資訊
    CWL8．．．CAS寫入延時資訊
    CWL9．．．CAS寫入延時資訊
    CWL10．．．CAS寫入延時資訊
    DISB0．．．控制信號
    DQ．．．資料墊
    F/F1．．．D正反器
    F/F2．．．D正反器
    F/F3．．．D正反器
    F/F4．．．D正反器
    F/F5．．．D正反器
    F/F6．．．D正反器
    F/F7．．．D正反器
    F/F8．．．D正反器
    F/F9．．．D正反器
    F/F10．．．D正反器
    F/F11．．．D正反器
    F/F12．．．D正反器
    F/F13．．．D正反器
    ICLK．．．內部時脈
    INV1．．．第一反相器
    LCMD．．．外部命令
    MUX1．．．第一多工器
    MUX2．．．第二多工器
    MUX3．．．第三多工器
    MUX4．．．第四多工器
    MUX5．．．第五多工器/跳過單元
    MUX6．．．第六多工器/跳過單元
    PCMD．．．內部命令
    WT．．．寫入命令
    VSS．．．接地電壓
    圖1係圖解說明一習用半導體記憶體裝置之一方塊圖。
    圖2展示闡述根據一讀取/寫入操作模式之叢發排序規範以闡述習用半導體記憶體裝置之問題的一表格。
    圖3展示處於一寫入操作模式中之一習用半導體記憶體裝置之一時序圖。
    圖4係圖解說明根據本發明之一實施例之一半導體記憶體裝置之一方塊圖。
    圖5係圖解說明圖4中所示之一控制信號產生器之一方塊圖。
    圖6係圖解說明圖4中所示之一啟用信號產生器之一方塊圖。
    圖7及圖8係闡述根據本發明之一實施例用於驅動一半導體記憶體裝置之一方法的時序圖。
    100．．．鎖存器
    200．．．命令解碼器
    300．．．控制電路
    310．．．控制信號產生器
    320．．．啟用信號產生器
    ABL8EN．．．第一啟用信號
    ABL4EN．．．第二啟用信號
    BL8．．．叢發長度資訊
    BKALL_ACT．．．作用信號
    BUFEN．．．第三啟用信號
    BUF11．．．第一位址緩衝器
    BUF12．．．第二位址緩衝器
    BUF13．．．第三位址緩衝器
    BUF14．．．命令緩衝器
    BUF15．．．時脈緩衝器
    CASWT．．．寫入命令
    CASLWT．．．寫入命令
    CK．．．時脈
    CKB．．．外部時脈
    CMDB．．．外部命令
    CWL7．．．CAS寫入延時資訊
    CWL8．．．CAS寫入延時資訊
    CWL9．．．CAS寫入延時資訊
    CWL10．．．CAS寫入延時資訊
    DISB0．．．控制信號
    ICLK．．．內部時脈
    LCMD．．．外部命令
    PCMD．．．內部命令
    权利要求:
    Claims (20)
    [1] 一種半導體記憶體裝置，其包括：複數個位址輸入區塊，其經組態以分別接收與叢發排序相關之複數個位址；及一控制電路，其經組態以在一寫入操作模式期間回應於叢發長度資訊而選擇性地停用該等位址輸入區塊之全部或一部分。
    [2] 如請求項1之半導體記憶體裝置，其中該控制電路包括：一控制信號產生器，其經組態以產生在一第一週期期間回應於該叢發長度資訊、一寫入命令、CAS寫入延時資訊及一時脈而啟用之一控制信號；及一啟用信號產生器，其經組態以產生其啟用週期回應於該控制信號及該叢發長度資訊而受到限制之複數個啟用信號且將該等啟用信號分別提供至該等位址輸入區塊。
    [3] 如請求項2之半導體記憶體裝置，其中該第一週期介於從自外側輸入該寫入命令時的一時間點至完成對應於該叢發長度資訊之一資料之一輸入時的一時間點之範圍內。
    [4] 如請求項2之半導體記憶體裝置，其中該控制信號產生器包括：一第一移位單元，其經組態以將該寫入命令順序地移位等於一第一移位數目之次數以產生一首先經移位寫入命令，其中該第一移位數目係回應於該CAS寫入延時資訊而控制；一第二移位單元，其經組態以將該首先經移位寫入命令順序地移位等於一第二移位數目之次數，其中該第二移位數目係回應於該叢發長度資訊而控制；及一邏輯運算單元，其經組態以藉由對該寫入命令及自該第一移位單元及該第二移位單元中之該順序移位獲得之複數個寫入命令執行一邏輯運算而產生該控制信號。
    [5] 如請求項4之半導體記憶體裝置，其中該第一移位單元包括：N個多工器，其經組態以基於該各別CAS寫入延時資訊而選擇並輸出該寫入命令，其中N與該各別CAS寫入延時資訊之數目相同且該N個多工器係串聯連接的；及N-1個D正反器，其經組態以分別移位並傳送該N個多工器中之對應多工器之輸出作為後續多工器之輸入，其中在次序上該N個多工器當中之一最前多工器經組態以接收一接地電壓作為一輸入。
    [6] 如請求項4之半導體記憶體裝置，其中該第二移位單元包括：一D正反器鏈，其經組態以順序地移位自該N個多工器當中之一最後多工器輸出之一寫入命令；及一跳過單元，其經組態以回應於該叢發長度資訊而跳過該D正反器鏈之一部分。
    [7] 如請求項4之半導體記憶體裝置，其中該邏輯運算單元經組態以執行一NOR運算。
    [8] 如請求項2之半導體記憶體裝置，其進一步包括：一命令輸入區塊，其經組態以接收一外部命令；一鎖存器，其經組態以鎖存在該命令輸入區塊中接收之該外部命令；及一命令解碼器，其經組態以藉由解碼在該鎖存器中獲得之該經鎖存外部命令而產生該寫入命令。
    [9] 一種半導體積體電路，其包括：至少一個第一位址輸入區塊，其經組態以接收與叢發排序相關之複數個位址之一部分且將在一寫入操作模式中回應於一第一啟用信號而選擇性地啟用；至少一個第二位址輸入區塊，其經組態以接收與叢發排序相關之該等位址之另一部分且將在該寫入操作模式中回應於一第二啟用信號而選擇性地停用；至少一個第三位址輸入區塊，其經組態以接收除與叢發排序相關之該等位址之外的位址且將在該寫入操作模式中回應於一第三啟用信號而連續地啟用；一控制信號產生器，其經組態以產生在一第一週期中回應於一叢發長度資訊、CAS寫入延時資訊、一寫入命令及一時脈而啟用之一控制信號；及一啟用信號產生器，其經組態以回應於該控制信號、該第三啟用信號、該叢發長度資訊及係當所有記憶體庫皆處於一作用狀態中時啟用之一信號的一作用信號而產生一第一啟用信號及一第二啟用信號。
    [10] 如請求項9之半導體積體電路，其中該第一週期從自外側輸入該寫入命令時的一時間點開始至完成對應於該叢發長度資訊之一資料之一輸入時的一時間點為止。
    [11] 如請求項9之半導體積體電路，其中該控制信號產生器包括：一第一移位單元，其經組態以將該寫入命令順序地移位等於回應於該CAS寫入延時資訊而控制之一第一移位數目之次數以產生一首先經移位寫入命令；一第二移位單元，其經組態以將該首先經移位寫入命令順序地移位等於回應於該叢發長度資訊而控制之一第二移位數目之額外次數；及一邏輯運算單元，其經組態以藉由對該寫入命令及自該第一移位單元及該第二移位單元中之該順序移位獲得之複數個寫入命令執行一邏輯運算而產生該控制電路。
    [12] 如請求項11之半導體積體電路，其中該第一移位單元包括：N個多工器，其經組態以回應於該各別CAS寫入延時資訊而選擇並輸出該寫入命令，其中N與該各別CAS寫入延時資訊之數目相同且該N個多工器係串聯連接的；及N-1個D正反器，其經組態以分別移位並傳送該N個多工器中之對應多工器之輸出作為接下來之多工器之輸入，其中該N個多工器當中之一最前多工器接收一接地電壓作為一輸入。
    [13] 如請求項12之半導體積體電路，其中該第二移位單元包括：一D正反器鏈，其經組態以順序地移位自該N個多工器當中之一最後多工器輸出之一寫入命令；及一跳過單元，其經組態以回應於該叢發長度資訊而跳過該D正反器鏈之一部分。
    [14] 如請求項12之半導體積體電路，其中該邏輯運算單元經組態以執行一NOR運算。
    [15] 如請求項9之半導體積體電路，其中該啟用信號產生器包括：一第二邏輯運算單元，其經組態以對該第三啟用信號及該作用信號執行一邏輯運算；一第三邏輯運算單元，其經組態以對該第二邏輯運算單元之一輸出信號、該控制信號及該叢發長度資訊執行一邏輯運算並輸出該第一啟用信號；及一第四邏輯運算單元，其經組態以對該第二邏輯運算單元之該輸出信號及該控制信號執行一邏輯運算並輸出該第二啟用信號。
    [16] 如請求項9之半導體積體電路，其進一步包括：一命令輸入區塊，其經組態以接收一外部命令；一鎖存器，其經組態以鎖存在該命令輸入區塊中接收之該外部命令；及一命令解碼器，其經組態以藉由解碼在該鎖存器中獲得之該經鎖存外部命令而產生該寫入命令。
    [17] 一種用於驅動一半導體記憶體裝置的方法，該半導體記憶體裝置包含在一讀取操作模式中根據一第一啟用信號及一第二啟用信號連續地啟用之至少一個第一位址輸入區塊及至少一個第二位址輸入區塊，該方法包括：當所有記憶體庫皆處於一啟用狀態中且自外側輸入一寫入命令時，回應於一叢發長度資訊而將該第一啟用信號維持於一啟用狀態中或將該第一啟用信號自一啟用狀態轉變為一停用狀態，且回應於該叢發長度資訊而將該第二啟用信號自一啟用狀態轉變為一停用狀態；及當完成對應於該叢發長度資訊之一資料自外側之一輸入時，將該第一啟用信號維持於一啟用狀態中或將該第一啟用信號自一停用狀態轉變為一啟用狀態，且將該第二啟用信號自一停用狀態轉變為一啟用狀態。
    [18] 如請求項17之方法，其中該回應於該叢發長度資訊而將該第一啟用信號維持於該啟用狀態中或將該第一啟用信號自該啟用狀態轉變為該停用狀態且基於該叢發長度資訊而將該第二啟用信號自該啟用狀態轉變為該停用狀態包含：當叢發長度係「4」時，回應於該叢發長度資訊而將該第一啟用信號維持於該啟用狀態中。
    [19] 如請求項17之方法，其中該回應於該叢發長度資訊而將該第一啟用信號維持於該啟用狀態中或將該第一啟用信號自該啟用狀態轉變為該停用狀態且回應於該叢發長度資訊而將該第二啟用信號自該啟用狀態轉變為該停用狀態包含：當叢發長度係「8」時，回應於該叢發長度資訊而將該第一啟用信號自該啟用狀態轉變為一停用狀態。
    [20] 如請求項17之方法，其中該第一啟用信號及該第二啟用信號維持於該停用狀態中之一週期係對應於一CAS寫入延時之一週期與對應於一叢發長度之一週期之一總和。
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